可测试性设计（英语：Design for Testability, DFT）是一种集成电路设计技术，它将一些特殊结构在设计阶段植入电路，以便设计完成后进行测试。

任何一项技术或岗位的兴起，都对应于业内的需求。而可测性设计的出现就是为了检测到芯片量产过程中出现的带有各种制造缺陷的片子，从而为顾客提供性能更稳定的产品，降低DPPM(每百万芯片缺陷数量)，从而为公司产品保证良好的口碑。

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Design--实现特定的辅助性设计，但要增加一定的硬件开销

For testability--利用实现的辅助性设计，产生高效经济的结构测试向量在ATE上进行芯片测试。

从1958年Jack Kilby发明了第一只包含一个双极性晶体管开始，集成电路经过了半个多世纪的发展，

芯片的制程工艺越来越小，数字芯片的规模越来越大，测试成本进一步增加，甚至超过芯片功能部分本来的成本。如何在芯片设计的过程中考虑测试的问题，成为当前芯片设计很重要的一部分。

测试已经成为集成电路设计和制造过程中非常重要的因素，它已经不再单纯作为芯片产品的检验、验证手段，而是与集成电路设计有着密切联系的专门技术，与设计和制造成为了一个有机整体。可测性设计（DFT）给整个测试领域开拓了一条切实可行的途径，目前国际上大中型IC设计公司基本上都采用了可测性设计的设计流程，DFT已经成为芯片设计的关键环节。

1. 可测性设计概论是什么？

可测性设计即通过在芯片设计过程中引入测试逻辑，并利用这部分测试逻辑完成测试向量的自动生成，从而达到快速筛选量产芯片的目的。在设计中，通过在芯片初始输入端给定特定的值来测试芯片初始输出端的输出值是否与期望值相符来确定内部电路是否可以正常工作。

具体工作内容包括:

• 在芯片设计前期参与DFT架构规划
• 在RTL级别设计测试电路
• 在验证阶段验证测试电路
• 在综合阶段实现测试逻辑的插入
• 在测试阶段提供无时序问题的仿真测试向量
• 在ATE阶段协助ATE工程师调试测试向量，尽快帮助芯片Bring up，并帮助Slilcon learing及fauilure analysis。
  

2. 可测试设计使用范围

DFT可用与针对芯片上所有逻辑的测试。主要包括:

• 片上存储器 
• 模拟模块(如锁相环，LDO, IDV等) 
• 系统控制模块 
• 时钟控制模块 
• 电源管理模块 
• 寄存器 

DFT基本参与了所有芯片的功能，需要提供芯片初始化时FUSE的管理；需要设计协调时钟，复位，电源等控制逻辑确保测试功能的实现，同时不影响芯片正常的工作模式。对于片上存储器，由于其分布的复杂性，需要统筹设计MBIST的分布，以最小的代价实现测试覆盖率。除此之外，芯片中功能模块的每一个寄存器都是扫描链测试的工作对象。任何一个寄存器，或者寄存器之间的组合逻辑发生故障，都可被DFT检测方法侦测到。

3. 可测性方法Ad Hoc DFT: 
该方法在不对设计风格做出主要改变的情况下，使用好的设计来改善一个设计的可测性，常见方法有:

• 最小化冗余逻辑
• 最小化异步逻辑
• 从逻辑电路中隔离时钟
• 增加内部的控制点和观察点

在整个设计过程中使用这些实践方法可以提高设计的整体可测性。但是，使用基于Mentor Graphics的结构化DFT技术工具可以对设计的可测性产生更大的改善。
Structured: 
结构性测试提供了一种更加系统化和自动化的方法来改善设计的可测性，其目标在于增强电路的可控制性和可观测性。常用方法如下:

· 扫描设计技术

通过用一个可扫描的等效物替换设计中所有的存储器元件，然后把这些扫描单元连接为扫描链，利用多个时钟脉冲将特定的输入值一拍一拍打入到扫描链上所有的时序触发器，同时在扫描输出端通过多个时钟脉冲得到这些触发器的测试响应。将得到测测试响应值与工具给定的期望响应值对比可以帮助快速找到发生缺陷的位置，实现对量产芯片的筛选。这一方法通过控制和观察设计中所有存储元件的值，从而使得时序电路的测试向量生成和仿真变得和组合逻辑一样简单。

· 内建自测试方法

近年来，芯片工作频率越来越高，ATE测试机台速度渐渐无法满足芯片测试的要求，高速测试变得越来越困难。BIST测试主要通过在电路内部插入逻辑电路，使电路自己生产测试向量来对电路进行测试，虽然会导致芯片面积增加，但相较于不增加测试电路带来的测试时间和成本还是具有很大的优势，因此成为一种备受关注的测试方式。

· 边界扫描技术

多个器件相连接的JTAG测试：系统的测试总线TCK和TMS共享给电路中所有需要测试的器件，这些信号由TAP控制器统一控制，第一个器件的输入端作为整个测试的整体输入端，前级器件的输出作为后级器件的输入，最后一个器件的输出端作为整个测试的整体输出端，通过这种方式将所有待测器件的引脚连接起来，测试者可以通过给定输入端特定的输入值并为各输出端设定对应的期望值，通过比较输出端实际测到的值是否与期望值相符来确定电路是否存在缺陷，达到测试芯片的目的。

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