Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。

Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。

Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。

今天要为大家分享的资料是《Verilog超详细教程》，资料来源于北大微电子学系，于敦山老师。如有侵权，请联系删除哦~

其实在以前，电路真的是用手画的，但是随着时代的更替，这已经不能满足工业界的需求了,于是出现了硬件描述语言。今天，世界上，主流的硬件描述语言有VHDL和verilog，而verilog在国内已经占据了绝对地位。因此，学习verilog 硬件描述语言就可以了。

本教程有472页，主要针对 Verilog 初学者和一定 Verilog 基础的同学打造的。下面老师为大家分享一下里面的细节。

教程目录节选

1. 

Verilog的用途

Verilog的主要应用包括：

– ASIC和FPGA工程师编写可综合的RTL代码 

– 高抽象级系统仿真进行系统结构开发 

– 测试工程师用于编写各种层次的测试程序 

– 用于ASIC和FPGA单元或更高层次的模块的模型开发 

2. Verilog可以在三种抽象级上进行描述

行为级 

– 用功能块之间的数据流对系统进行描述 

– 在需要时在函数块之间进行调度赋值。

RTL级/功能级 

– 用功能块内部或功能块之间的数据流和控制信号描述系统 

– 基于一个已定义的时钟的周期来定义系统模型

结构级/门级 

– 用基本单元(primitive)或低层元件(component)的连接来描述系统以得到更高的精确性，特别是时序方面。 

– 在综合时用特定工艺和低层元件将RTL描述映射到门级网表.

3. 仅需一种语言

Verilog的一个主要特点是可应用于各种抽象级。建模时可采用门级和RTL级混合描述，在开发testfixture时可以采用行为级描述。

每一章节结束，还配备了相应的复习题，看看你能回答出几道题？

• 什么是Verilog ? 

• Verilog是公开的吗? 

• 设计时什么时候采用Verilog RTL级描述? 

• Verilog适合做什么样的设计?

…………

一 共 472 页

好了，说了那么多，其实就希望大家能够多多了解关于半导体方面的内容。

小伙伴们赶快私信助教老师了解更多关于半导体方面的内容，现在就开始咨询了解起来吧！

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