收藏：不能不刷的前端及后端设计笔试真题完整版（附下载）-移知教育

收藏：不能不刷的前端及后端设计笔试真题完整版（附下载）

2023-04-20 15:40:03633浏览

前端及后端设计不得不刷的笔试真题完整版，助力大家取得心仪offe！

秋招已经过半，还有不少同学没有拿到offer。今年的企业更看重求职人员的学历和能力。为了帮助大家更好的复习准备，助力大家取得心仪offer，芯博士特意为大家整理了前端及后端设计不得不刷的笔试真题完整版，微尾附下载链接，希望能为大家带来帮助。

下面精选了6道笔试面试题，并配上了详细的解题思路和知识点讲解，让大家能够轻松应对找工作过程中的各种笔面试难关！

Q1、判断电路是否存在竞争冒险的方法有哪些呢？

A.代数法 B.卡诺图法 C.实验法 D.观察法

正确答案：A,B,C,D

逻辑冒险的判断方法：

代数法：在逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。去掉其余变量（也就是将其余变量取固定值0或1），留下有竞争能力的变量，如果表达式为 F=A+A~(因为上横杠打不出来，故用A~表示A的反变量，下同），就会产生0型冒险（F应该为1而实际却为0）；如果表达式为 F=AA~,就会产生1型冒险。—例—：表达式 F=AB+CB~,当A=C=1时，F=B+B~，在B发生跳变时，可能出现0型冒险。
卡诺图法：将函数填入卡诺图，按照函数表达式的形式圈好卡诺圈。A\BC 00 01 11 10 0 0 0 0 1 1 0 1 1 1 F=AC+BC~的卡诺图（将101和111的1圈一起，010和110的1圈一起，这里不好表示，自己画在纸上）通过观察发现，这两个卡诺圈相切。则函数在相切处两值间跳变时发生逻辑冒险。（前提是这两个卡诺圈没有被其他卡诺圈包围）

Q2、Verilog语言中，下面哪些语句不可被综合：

A.#delay语句

B.initial语句

C.always语句

D.用generate语句

正确答案：A,B

解题思路：

所有综合工具都不支持的结构time，defparam，$finish，fork，join，initial，delays，UDP，wait

Q3、下面是芯片中有关GPIO的描述，不正确的是

A.GPIO的引脚一般是多功能复用的

B.GPIO作为输出接口时具有锁存功能

C.GPIO一般只有0态和1态，不具有高阻态

D.GPIO作为输入接口时具有缓冲功能

正确答案：C

解题思路：

为防止信息相互干扰，要求凡挂到总线上的寄存器或存储器等，它的输入输出端不仅能呈现0、1两个信息状态，而且还应能呈现第三个状态----高阻抗状态施密特触发输入的作用是能将缓慢变化的或者是畸变的输入脉冲信号整形成比较理想的矩形脉冲信号

Q4、下面关于网表仿真的描述正确的是：

A.网表仿真的速度比RTL仿真的速度更快

B.网表仿真不能发现实现约束的问题

C.网表仿真可以发现电路设计中的异步问题

D.为了保证芯片的正常工作，即使在时间和资源紧张的情况下,也要将所有rtl仿真用例都进行网表仿真，并确保都通过

正确答案：C

解题思路：

异步的问题在网表仿真的时候可以发现，但不是必然会发现。这和testcase的选择，clock的设置，仿真时间长短都有关系。所以对于选项C，可以发现仅是“可以”。

稳妥的想法是将所有的timing path在网表级都测试一遍。但是往往不容易实现。小规模的设计，应用要求非常高的产品，需要所有的testcase都通过网表仿真。但SoC的规模都很大，涉及多时钟域，多电压模式，多时钟匹配，网表的仿真运行及其耗时。在项目按时交付的压力下要选择关键，有效的仿真用例，设置优先级加入仿真队列。所以选项D的描述在目前SoC设计项目中不能全部实现。

Q5、下图为一个full adder全加器电路图，假设每个门延迟都为T，不考虑延迟和扇入扇出，下面说法正确的是：