DDR是SoC系统中的核心IP，其实现的频率和带宽直接影响微处理器的系统性能。DDR PHY提供了控制器和内存颗粒之间的连接通路。在高速通信中,它一方面要保证数据、时钟、地址信号间的时序关系,另一方面也要保证高速信号的质量和电气性能。传输频率的提高对DDR PHY的设计提出了更高挑战,这主要体现在对准精度增加、驱动环境复杂多变、信号完整性敏感三个方面。

为解决这些问题，满足高频传输下的各项要求, 我们自主实现DDR PHY，并优化PHY的封装走线，最大可能的提高了DDR的性能。本次公开课全方位展示DDR3 PHY的28nm工艺下物理实现步骤和设计细节，让大家能掌握PHY的设计流程和一些设计技巧。

主讲嘉宾

David

国防科大微电子专业毕业博士，从事高性能微处理器物理实现6年，40/28/16nm工艺下均流过片，先后参与做过4款大芯片，涵盖处理器核、DDR PHY、存储/互连模块的实现，精通物理实现相关的主流EDA工具使用。

内容大纲

1. PHY Harden Background and Steps
2. Synthesis Considerations
3. Floorplan for Package and P&R
4. Power Mesh for DDR IOs and Core Area
5. Place & CTS Considerations
6. Skew Check
7. Signoff Check