课程概述
Verilog HDL是主要的硬件编程语言，Xilinx FPGA在FPGA市场占有率排名第一
Verilog HDL是数字芯片设计以及FPGA数字逻辑电路的硬件描述语言，通过Verilog来描述具体的硬件电路，再由EDA工具转换为实际电路实现，是当今数字电路的设计方式。因此掌握Verilog的代码实现是成为电路设计工程师的必要技能。
本课程详细讲解了Verilog的语法，以及相关基础电路的RTL实现；除此之外，讲解了FPGA，以及FPGA的设计流程，并通过xilinx FPGA Vivado的实战操作掌握FPGA的设计流程。
课程信息
学习周期：共十个章节
课程难度：入门
学习形式：理论学习+上机实战
课程亮点
细致入微的知识点讲解
服务器Vivado实战操作
讲师介绍
Keith
微电子专业985本硕，现于全球前十芯片设计公司核心部门担任FPGA design engineer，从事FPGA 系统级设计和ASIC 原型验证。
实战项目
实战项目1
对设计模块的一般仿真验证
学习Verilog系统任务与函数以及延迟模型表示，展开testbench的编写，并上机操作，实现对一个简易微处理器的仿真验证。
实战项目2
掌握基本状态机的设计与验证
面对同一个设计项目不同形式的逻辑设计方案中，利用有限状态机的设计方案来描述和实现将可能是最佳选择；此次实战项目将带领大家完成典型序列检测的三段式描述状态机的Verilog描述和验证。
实战项目3
同步FIFO的Verilog设计和仿真测试
FIFO(First In First Out)是一种按照先入先出原则存储数据的缓存器，一般用于在不同时钟、不同数据宽度的数据之间进行交换，已达到数据匹配的目的。
此次实战课程，将通过典型同步FIFO的设计和仿真验证，就同步FIFO设计难点如FIFO读写地址控制和空满状态产生等要素展开分析。
实战项目4
对设计模块的一般仿真验证
异步FIFO 是数据传输系统中极其重要的一环，特别是在两个处在不同时钟域的系统接口部分，FIFO 的合理设计，将不但能使接口处数据传输的输入输出速率进行有效的匹配，不使数据发生复写、丢失和读入无效数据的情况，而且还将会有效地提高系统中数据的传输效率。
此次实战课将通过异步FIFO的Verilog设计和仿真验证，重点详述如何解决异步FIFO的设计难点：1）如何同步异步信号：两级同步和格雷编码计数；2）如何根据FIFO读写指针信号正确判断空满标志。
